Verilog #6: Angka (Number) dalam Pemrograman Verilog
Sahabat Robonesia, pada artikel kali ini akan disajikan penjelasan terkait angka (number) dalam pemrograman Verilog. Pembahasan akan meliputi definisi angka, jenis angka, basis/radix angka, ukuran/lebar-bit angka, dan format representasi angka yang direkomendasikan maupun yang tidak direkomendasikan dalam pemrograman Verilog. 6.1 Angka (Number) dalam Pemrograman Verilog Angka (Number) dalam Pemrograman Verilog adalah konsep fundamental yang […]
Verilog #5: Logic Value dan Logic Strength dalam Pemrograman Verilog
Sahabat Robonesia, dalam pemrograman Verilog dikenal adanya nilai logika (Logic value) dan kekuatan logika (Logic strength). Nilai logika dan kekuatan logika adalah konsep-konsep penting yang digunakan untuk menggambarkan perilaku sirkuit digital. Berikut ini adalah penjelasan singkat mengenai kedua hal tersebut. 5.1 Nilai Logika (Logic Value) dalam Pemrograman Verilog Nilai logika (Logic value) digunakan […]
Verilog #4: Hal Penting dalam Pemrograman Verilog
Sahabat Robonesia, berikut ini adalah beberapa hal penting yang perlu untuk diketahui oleh programmer HDL (Hardware description language) saat membangun sistem digital menggunakan bahasa pemrograman Verilog. 4.1 Port dalam Pemrograman Verilog Dalam pemrograman Verilog, port yang terhubung ke modul dapat berupa tiga jenis: Port input yang digunakan untuk masuk ke modul. Deklarasi port […]
Verilog #3: Pre-Define Library dalam Pemrograman Verilog
Sahabat Robonesia, apabila kita membandingkan antara pemrograman Verilog HDL dengan pemrograman VHDL, maka ada perbedaan cukup mencolok dalam hal pre-defined library dan cara keduanya mengelola sumber daya (Resource) bawaan. 3.1 Perbedaan Konsep “Library” antara VHDL dan Verilog VHDL memiliki sistem library yang eksplisit, yaitu “library” dan “use,” dengan beberapa package bawaan (Pre-define) seperti […]
Verilog #2: Struktur Program Verilog
Sahabat Robonesia, setelah pada artikel sebelumnya, kita telah mengenal pemrograman Verilog. Pada artikel ini, kita akan melanjutkan pembelajaran pemrograman Verilog, yaitu mengenai struktur bahasa pemrograman Verilog (Definisi Module) dan cara menginstansiasi module tersebut. Struktur program Verilog yang akan penulis sajikan pada artikel ini terdiri atas empat versi standard pemrograman Verilog, yaitu struktur program standard […]
Verilog #1: Mengenal Pemrograman Verilog
Sahabat Robonesia, setelah sebelumnya kita telah belajar bersama bahasa pemrograman deskripsi perangkat keras HDL, yaitu VHDL, pada artikel ini dan in syaa Allah beberapa artikel selanjutnya, kami akan mengajak sahabat sekalian untuk mempelajari bahasa pemrograman HDL yang merupakan penerus bahasa pemrograman VHDL, yaitu bahasa pemrograman Verilog. 1.1 Apa itu Verilog ? Verilog adalah […]
HDL #2: Testbench dan Simulasi Desain Rangkaian Digital
Sahabat Robonesia, dalam dunia desain rangkaian digital, baik untuk FPGA maupun ASIC, terdapat satu tahapan yang sangat penting sebelum sebuah desain direalisasikan menjadi hardware fisik, yaitu simulasi. Simulasi tidak dapat dipisahkan dari testbench, karena testbench adalah “mesin penggerak” yang membuat simulasi desain rangkaian digital menjadi dapat dilakukan. Bagi pemula, sering muncul pertanyaan: • Apa […]
VHDL #14: FUNCTION dan PROCEDURE dalam Pemrograman VHDL
Sahabat Robonesia, FUNCTION dan PROCEDURE secara kolektif disebut sub-program. Dari sudut pandang konstruksi, keduanya sangat mirip dengan PROCESS (Lihat artikel berjudul “VHDL #10: Kode Program Sequential dalam Pemrograman VHDL“), karena keduanya adalah bagian dari kode program VHDL sequential. Dengan demikian dalam pembuatan FUNCTION dan PROCEDURE, penggunaan pernyataan sekuensial seperti: IF, CASE, dan LOOP diizinkan. […]
VHDL #13: PACKAGE dan COMPONENT dalam Pemrograman VHDL
Sahabat Robonesia, seperti telah disebutkan dalam artikel sebelumnya (VHDL #2: Struktur program VHDL) di dalam pemrograman VHDL dikenal adanya LIBRARY. Library disediakan atau dibuat untuk membuat program menjadi lebih modular karena dengan library, potongan-potongan kode program yang sama dan sering digunakan secara berulang tidak ditulis berulang-ulang di dalam program utama (main code) secara langsung, […]
VHDL #12: Finite State Machine (FSM) dalam Pemrograman VHDL
Sahabat Robonesia, mesin keadaan terbatas atau Finite State Machine (FSM) merupakan teknik pemodelan khusus untuk rangkaian logika sekuensial. Model seperti ini sangat membantu dalam perancangan jenis sistem tertentu, terutama sistem yang tugasnya membentuk urutan yang terdefinisi dengan baik (misalnya, Controller digital). Artikel ini dimulai dengan meninjau konsep-konsep fundamental yang berkaitan dengan FSM. Kemudian, kita […]