Verilog #6: Numbers in Verilog Programming
Hello Robonesians, this article will explain numbers in Verilog programming. The discussion will cover the definition of numbers, number types, base/radix, bit size/width, and recommended and non-recommended number representation formats in Verilog programming. 6.1 Numbers in Verilog Programming Numbers in Verilog programming are a fundamental concept used to represent numeric values in digital […]
Verilog #5: Logic Value and Logic Strength In Verilog Programming
Hello Robonesians, in Verilog programming, we recognize logic values and logic strengths. Logic values and logic strengths are important concepts used to describe the behavior of digital circuits. Here’s a brief explanation of both. 5.1 Logic Values in Verilog Programming Logic values are used to describe the state of a signal or variable […]
Verilog #4: Important Things in Verilog Programming
Hello Robonesians, here are some important things that HDL (Hardware description language) programmers need to know when building digital systems using the Verilog programming language. 4.1 Ports in Verilog Programming In Verilog programming, ports connected to a module can be of three types: The input port used to enter the module. Declaring a […]
Verilog #3: Pre-Define Library In Verilog Programming
Hello Robonesians, if we compare Verilog HDL programming with VHDL programming, there are quite striking differences in terms of pre-defined libraries and the way both manage built-in resources. 3.1 Differences in the Concept of “Library” between VHDL and Verilog VHDL has an explicit library system, namely “library” and “use”, with several pre-defined packages […]
Verilog #2: Struktur Program Verilog
Sahabat Robonesia, setelah pada artikel sebelumnya, kita telah mengenal pemrograman Verilog. Pada artikel ini, kita akan melanjutkan pembelajaran pemrograman Verilog, yaitu mengenai struktur bahasa pemrograman Verilog (Definisi Module) dan cara menginstansiasi module tersebut. Struktur program Verilog yang akan penulis sajikan pada artikel ini terdiri atas empat versi standard pemrograman Verilog, yaitu struktur program standard […]
Verilog #1: Mengenal Pemrograman Verilog
Sahabat Robonesia, setelah sebelumnya kita telah belajar bersama bahasa pemrograman deskripsi perangkat keras HDL, yaitu VHDL, pada artikel ini dan in syaa Allah beberapa artikel selanjutnya, kami akan mengajak sahabat sekalian untuk mempelajari bahasa pemrograman HDL yang merupakan penerus bahasa pemrograman VHDL, yaitu bahasa pemrograman Verilog. 1.1 Apa itu Verilog ? Verilog adalah […]
VHDL #14: FUNCTION dan PROCEDURE dalam Pemrograman VHDL
Sahabat Robonesia, FUNCTION dan PROCEDURE secara kolektif disebut sub-program. Dari sudut pandang konstruksi, keduanya sangat mirip dengan PROCESS (Lihat artikel berjudul “VHDL #10: Kode Program Sequential dalam Pemrograman VHDL“), karena keduanya adalah bagian dari kode program VHDL sequential. Dengan demikian dalam pembuatan FUNCTION dan PROCEDURE, penggunaan pernyataan sekuensial seperti: IF, CASE, dan LOOP diizinkan. […]
VHDL #13: PACKAGE dan COMPONENT dalam Pemrograman VHDL
Sahabat Robonesia, seperti telah disebutkan dalam artikel sebelumnya (VHDL #2: Struktur program VHDL) di dalam pemrograman VHDL dikenal adanya LIBRARY. Library disediakan atau dibuat untuk membuat program menjadi lebih modular karena dengan library, potongan-potongan kode program yang sama dan sering digunakan secara berulang tidak ditulis berulang-ulang di dalam program utama (main code) secara langsung, […]
VHDL #12: Finite State Machine (FSM) dalam Pemrograman VHDL
Sahabat Robonesia, mesin keadaan terbatas atau Finite State Machine (FSM) merupakan teknik pemodelan khusus untuk rangkaian logika sekuensial. Model seperti ini sangat membantu dalam perancangan jenis sistem tertentu, terutama sistem yang tugasnya membentuk urutan yang terdefinisi dengan baik (misalnya, Controller digital). Artikel ini dimulai dengan meninjau konsep-konsep fundamental yang berkaitan dengan FSM. Kemudian, kita […]
VHDL #11: CONSTANT, SIGNAL, dan VARIABLE dalam Pemrograman VHDL
Sahabat Robonesia, pemrograman VHDL menyediakan dua objek untuk menangani nilai data non-statis, yaitu SIGNAL dan VARIABLE. Pemrograman VHDL juga menyediakan cara untuk menetapkan nilai default (statis), yaitu CONSTANT dan GENERIC. CONSTANT dan SIGNAL dapat bersifat global (yaitu, dapat diakses oleh keseluruhan bagian kode program), dan dapat digunakan dalam kedua jenis kode, Concurrent maupun sequential. […]