Verilog #6: Numbers in Verilog Programming
Hello Robonesians, this article will explain numbers in Verilog programming. The discussion will cover the definition of numbers, number types, base/radix, bit size/width, and recommended and non-recommended number representation formats in Verilog programming. 6.1 Numbers in Verilog Programming Numbers in Verilog programming are a fundamental concept used to represent numeric values in digital […]
Verilog #5: Logic Value and Logic Strength In Verilog Programming
Hello Robonesians, in Verilog programming, we recognize logic values and logic strengths. Logic values and logic strengths are important concepts used to describe the behavior of digital circuits. Here’s a brief explanation of both. 5.1 Logic Values in Verilog Programming Logic values are used to describe the state of a signal or variable […]
Verilog #4: Important Things in Verilog Programming
Hello Robonesians, here are some important things that HDL (Hardware description language) programmers need to know when building digital systems using the Verilog programming language. 4.1 Ports in Verilog Programming In Verilog programming, ports connected to a module can be of three types: The input port used to enter the module. Declaring a […]
Verilog #3: Pre-Define Library In Verilog Programming
Hello Robonesians, if we compare Verilog HDL programming with VHDL programming, there are quite striking differences in terms of pre-defined libraries and the way both manage built-in resources. 3.1 Differences in the Concept of “Library” between VHDL and Verilog VHDL has an explicit library system, namely “library” and “use”, with several pre-defined packages […]
Verilog #2: Verilog Program Structure
Hello Robonesians, after learning about Verilog programming in the previous article (Getting to Know Verilog Programming), in this article, we’ll continue our learning of Verilog programming, specifically exploring the structure of the Verilog programming language (Module Definition) and how to instantiate those modules. The Verilog program structures presented in this article are based on […]
Verilog #1: Getting to Know Verilog Programming
Hello Robonesians, after previously we have studied together the HDL hardware description programming language, namely VHDL , in this article and God willing, in the next few articles, we will invite all friends to learn the HDL programming language which is the successor to the VHDL programming language, namely the Verilog programming language. 1.1 […]
VHDL #14: FUNCTION dan PROCEDURE dalam Pemrograman VHDL
Sahabat Robonesia, FUNCTION dan PROCEDURE secara kolektif disebut sub-program. Dari sudut pandang konstruksi, keduanya sangat mirip dengan PROCESS (Lihat artikel berjudul “VHDL #10: Kode Program Sequential dalam Pemrograman VHDL“), karena keduanya adalah bagian dari kode program VHDL sequential. Dengan demikian dalam pembuatan FUNCTION dan PROCEDURE, penggunaan pernyataan sekuensial seperti: IF, CASE, dan LOOP diizinkan. […]
VHDL #13: PACKAGE dan COMPONENT dalam Pemrograman VHDL
Sahabat Robonesia, seperti telah disebutkan dalam artikel sebelumnya (VHDL #2: Struktur program VHDL) di dalam pemrograman VHDL dikenal adanya LIBRARY. Library disediakan atau dibuat untuk membuat program menjadi lebih modular karena dengan library, potongan-potongan kode program yang sama dan sering digunakan secara berulang tidak ditulis berulang-ulang di dalam program utama (main code) secara langsung, […]
VHDL #12: Finite State Machine (FSM) dalam Pemrograman VHDL
Sahabat Robonesia, mesin keadaan terbatas atau Finite State Machine (FSM) merupakan teknik pemodelan khusus untuk rangkaian logika sekuensial. Model seperti ini sangat membantu dalam perancangan jenis sistem tertentu, terutama sistem yang tugasnya membentuk urutan yang terdefinisi dengan baik (misalnya, Controller digital). Artikel ini dimulai dengan meninjau konsep-konsep fundamental yang berkaitan dengan FSM. Kemudian, kita […]
VHDL #11: CONSTANT, SIGNAL, dan VARIABLE dalam Pemrograman VHDL
Sahabat Robonesia, pemrograman VHDL menyediakan dua objek untuk menangani nilai data non-statis, yaitu SIGNAL dan VARIABLE. Pemrograman VHDL juga menyediakan cara untuk menetapkan nilai default (statis), yaitu CONSTANT dan GENERIC. CONSTANT dan SIGNAL dapat bersifat global (yaitu, dapat diakses oleh keseluruhan bagian kode program), dan dapat digunakan dalam kedua jenis kode, Concurrent maupun sequential. […]