VHDL #9: Kode Program Concurrent dalam Pemrograman VHDL

December 25, 2025

Kode program concurrent adalah kode program VHDL yang dieksekusi secara parallel (bersamaan dalam satu waktu), berbeda dengan kode sequential yang dieksekusi berurutan. Berikut adalah penjelasan tentang cara membuat kode program concurrent menggunakan:

Operator.
Pernyataan WHEN.
Pernyataan GENERATE.
Pernyataan BLOCK.

Table of Contents

9.1 Membuat Kode Program Concurrent Menggunakan Operator

Dalam pemrograman VHDL, operator dapat digunakan untuk melakukan operasi aritmatika atau logika pada sinyal dalam kode concurrent. Contoh operator yang umum digunakan adalah AND, OR, NOT, +, *, dan lain sebagainya. Lihat Tabel 1.

Tabel 1. Daftar operator dalam pemrograman VHDL

Program 1 di bawah ini adalah contoh sederhana kode program concurrent menggunakan operator:

Program 1:

ENTITY concurrent_operators IS
    PORT (
        a : IN STD_LOGIC;
        b : IN STD_LOGIC;
        c : OUT STD_LOGIC;
        d : OUT STD_LOGIC
    );
END concurrent_operators;

ARCHITECTURE dataflow OF concurrent_operators IS
BEGIN
    c &lt;= a AND b;  -- Operasi logika AND
    d &lt;= NOT a;    -- Operasi logika NOT
END dataflow;

ENTITY concurrent_operators IS

PORT (

a : IN STD_LOGIC;

b : IN STD_LOGIC;

c : OUT STD_LOGIC;

d : OUT STD_LOGIC

);

END concurrent_operators;

ARCHITECTURE dataflow OF concurrent_operators IS

BEGIN

c <= a AND b; -- Operasi logika AND

d <= NOT a; -- Operasi logika NOT

END dataflow;

Penjelasan program 1:

c adalah hasil operasi AND antara a dan b.
d adalah hasil operasi NOT dari a.
Kedua operasi ini dieksekusi secara paralel.

Contoh 9.1: Multiplexer #1

Gambar 1. Multiplexer 4-input dengan 2-bit selector (s1 dan s0)

Sumber: Circuit Design With VHDL- Volnei A. Pedroni – Page 68

Program 2 adalah contoh aplikatif kode program concurrent untuk membuat rangkaian multiplexer 4-input (a, b, c, d) dengan 2-bit selector (s0 dan s1). Gambar 1 merupakan ilustrasi multiplekser 4-input dengan 2-bit selector. Output “y” harus sama dengan input yang dipilih oleh bit selector, s1 dan s0. Kode program concurrent implementasinya dapat dituliskan dengan menggunakan operator logika sebagai berikut:

Program 2:

LIBRARY ieee;
USE ieee.std_logic_1164.all;
---------------------------------------
ENTITY mux IS
	PORT ( a, b, c, d, s0, s1: IN STD_LOGIC;
		  y: OUT STD_LOGIC);
END mux;
---------------------------------------
ARCHITECTURE pure_logic OF mux IS
BEGIN
	y <= (a AND NOT s1 AND NOT s0) OR
		(b AND NOT s1 AND s0) OR
		(c AND s1 AND NOT s0) OR
		(d AND s1 AND s0);
END pure_logic;

LIBRARY ieee;

USE ieee.std_logic_1164.all;

---------------------------------------

ENTITY mux IS

PORT ( a, b, c, d, s0, s1: IN STD_LOGIC;

y: OUT STD_LOGIC);

END mux;

---------------------------------------

ARCHITECTURE pure_logic OF mux IS

BEGIN

y <= (a AND NOT s1 AND NOT s0) OR

(b AND NOT s1 AND s0) OR

(c AND s1 AND NOT s0) OR

(d AND s1 AND s0);

END pure_logic;

Hasil simulasi program 2 (Contoh 9.1) dapat kita lihat pada gambar 2.

Gambar 2. Hasil simulasi – Contoh 9.1

9.2 Membuat Kode Program Concurrent Menggunakan Pernyataan WHEN

Dalam pemrograman VHDL, pernyataan WHEN dapat digunakan untuk mengimplementasikan logika kondisional dalam kode concurrent. Ada dua bentuk utama pernyataan WHEN dalam hal ini, yaitu pernyataan WHEN/ELSE (WHEN sederhana) dan pernyataan WITH/SELECT/WHEN (WHEN terpilih).

Setiap kali pernyataan WITH / SELECT / WHEN digunakan, semua permutasi (Baris kode yang berada di bawahnya) harus diuji, sehingga kata kunci OTHERS seringkali berguna. Kata kunci penting lainnya adalah UNAFFECTED, yang sebaiknya digunakan ketika tidak ada tindakan yang akan dilakukan. Berikut ini adalah contoh kode program concurrent yang dibuat dengan menggunakan kedua jenis pernyataan WHEN.

9.2.1 Pernyataan WHEN/ELSE

Syntax:

signal_out <= assignment WHEN condition1 ELSE condition2

1	signal_out <= assignment WHEN condition1 ELSE condition2

Program 3:

ENTITY concurrent_when_else IS
    PORT (
        a : IN STD_LOGIC;
        b : IN STD_LOGIC;
        y : OUT STD_LOGIC
    );
END concurrent_when_else;

ARCHITECTURE dataflow OF concurrent_when_else IS
BEGIN
    y <= '1' WHEN a = '1' ELSE '0';
END dataflow;

ENTITY concurrent_when_else IS

PORT (

a : IN STD_LOGIC;

b : IN STD_LOGIC;

y : OUT STD_LOGIC

);

END concurrent_when_else;

ARCHITECTURE dataflow OF concurrent_when_else IS

BEGIN

y <= '1' WHEN a = '1' ELSE '0';

END dataflow;

9.2.2 Pernyataan WITH/SELECT/WHEN

Syntax:

WITH identifier SELECT
	signal_out <= assignment WHEN value,
	signal_out <= assignment WHEN value,
	signal_out <= assignment WHEN value,
	signal_out <= value WHEN OTHERS;

WITH identifier SELECT

signal_out <= assignment WHEN value,

signal_out <= value WHEN OTHERS;

Program 4:

ENTITY concurrent_with_select_when IS
    PORT (
        sel : IN STD_LOGIC_VECTOR(1 DOWNTO 0);
        a : IN STD_LOGIC;
        b : IN STD_LOGIC;
        y : OUT STD_LOGIC
    );
END concurrent_with_select_when;

ARCHITECTURE dataflow OF concurrent_with_select_when IS
BEGIN
    WITH sel SELECT
        y <= a WHEN "00",
        y <= b WHEN "01",
        y <= a AND b WHEN "10",
        y <= '0' WHEN OTHERS;
END dataflow;

ENTITY concurrent_with_select_when IS

PORT (

sel : IN STD_LOGIC_VECTOR(1 DOWNTO 0);

a : IN STD_LOGIC;

b : IN STD_LOGIC;

y : OUT STD_LOGIC

);

END concurrent_with_select_when;

ARCHITECTURE dataflow OF concurrent_with_select_when IS

BEGIN

WITH sel SELECT

y <= a WHEN "00",

y <= b WHEN "01",

y <= a AND b WHEN "10",

y <= '0' WHEN OTHERS;

END dataflow;

Catatan:

• Pernyataan WHEN/ELSE digunakan untuk kondisi sederhana dengan satu kondisi. Sehingga disebut dengan WHEN sederhana.

• Pernyataan WITH/SELECT/WHEN digunakan untuk kondisi yang lebih kompleks dengan beberapa pilihan. Sehingga disebut dengan WHEN pilihan (selected).

Berikut ini adalah contoh lanjut beberapa implementasi pernyataan WHEN dalam membuat kode program concurrent untuk pembuatan desain rangkaian digital:

Contoh 9.2: Multiplexer #2

Contoh 9.2 menunjukkan implementasi multiplekser yang sama seperti pada contoh 9.1, tetapi dengan representasi yang sedikit berbeda untuk input sel (gambar 3). Namun, di sini digunakan WHEN sebagai pengganti operator logika. Dua solusi disajikan: satu menggunakan pernyataan WHEN/ELSE (WHEN sederhana) dan yang kedua menggunakan pernyataan WITH/SELECT/WHEN (Selected WHEN). Hasil simulasinya mirip dengan hasil simulasi contoh 9.1.

Gambar 3. Multiplexer 4-input dengan 2-bit selector

Sumber: Circuit Design With VHDL- Volnei A. Pedroni – Page 70

Program 5.1: Solusi 1 – Input selector bertipe data STD_LOGIC_VECTOR

------- Solution 1: with WHEN/ELSE --------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-------------------------------------------
ENTITY mux IS
	PORT ( a, b, c, d: IN STD_LOGIC;
		   sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0);
		   y: OUT STD_LOGIC);
END mux;
-------------------------------------------
ARCHITECTURE mux1 OF mux IS
BEGIN
	y <= a WHEN sel="00" ELSE
		 b WHEN sel="01" ELSE
		 c WHEN sel="10" ELSE
		 d;
END mux1;

------- Solution 1: with WHEN/ELSE --------

LIBRARY ieee;

USE ieee.std_logic_1164.all;

-------------------------------------------

ENTITY mux IS

PORT ( a, b, c, d: IN STD_LOGIC;

sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0);

y: OUT STD_LOGIC);

END mux;

-------------------------------------------

ARCHITECTURE mux1 OF mux IS

BEGIN

y <= a WHEN sel="00" ELSE

b WHEN sel="01" ELSE

c WHEN sel="10" ELSE

END mux1;

Program 5.2: Solusi 2 – Input selector bertipe data STD_LOGIC_VECTOR

--- Solution 2: with WITH/SELECT/WHEN -----
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-------------------------------------------
ENTITY mux IS
	PORT ( a, b, c, d: IN STD_LOGIC;
		   sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0);
		   y: OUT STD_LOGIC);
END mux;
-------------------------------------------
ARCHITECTURE mux2 OF mux IS
BEGIN
	WITH sel SELECT
		y <= a WHEN "00", -- notice "," instead of ";"
			 b WHEN "01",
			 c WHEN "10",
			 d WHEN OTHERS; -- cannot be "d WHEN "11" "
END mux2;

--- Solution 2: with WITH/SELECT/WHEN -----

LIBRARY ieee;

USE ieee.std_logic_1164.all;

-------------------------------------------

ENTITY mux IS

PORT ( a, b, c, d: IN STD_LOGIC;

sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0);

y: OUT STD_LOGIC);

END mux;

-------------------------------------------

ARCHITECTURE mux2 OF mux IS

BEGIN

WITH sel SELECT

y <= a WHEN "00", -- notice "," instead of ";"

b WHEN "01",

c WHEN "10",

d WHEN OTHERS; -- cannot be "d WHEN "11" "

END mux2;

Pada solusi di atas, Selector “sel” dapat dideklarasikan sebagai INTEGER, dalam hal ini kode programnya akan menjadi sebagai berikut:

Program 6.1: Solusi 1 – Input selector bertipe data INTEGER

---- Solution 1: with WHEN/ELSE --------------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
----------------------------------------------
ENTITY mux IS
	PORT ( a, b, c, d: IN STD_LOGIC;
		   sel: IN INTEGER RANGE 0 TO 3;
		   y: OUT STD_LOGIC);
END mux;
----------------------------------------------
ARCHITECTURE mux1 OF mux IS
BEGIN
	y <= a WHEN sel=0 ELSE
		 b WHEN sel=1 ELSE
		 c WHEN sel=2 ELSE
		 d;
END mux1;

---- Solution 1: with WHEN/ELSE --------------

LIBRARY ieee;

USE ieee.std_logic_1164.all;

----------------------------------------------

ENTITY mux IS

PORT ( a, b, c, d: IN STD_LOGIC;

sel: IN INTEGER RANGE 0 TO 3;

y: OUT STD_LOGIC);

END mux;

----------------------------------------------

ARCHITECTURE mux1 OF mux IS

BEGIN

y <= a WHEN sel=0 ELSE

b WHEN sel=1 ELSE

c WHEN sel=2 ELSE

END mux1;

Program 6.2: Solusi 2 – Input selector bertipe data INTEGER

---- Solution 2: with WITH/SELECT/WHEN --------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
----------------------------------------------
ENTITY mux IS
	PORT ( a, b, c, d: IN STD_LOGIC;
		   sel: IN INTEGER RANGE 0 TO 3;
		   y: OUT STD_LOGIC);
END mux;
----------------------------------------------
ARCHITECTURE mux2 OF mux IS
BEGIN
	WITH sel SELECT
		y <= a WHEN 0,
			 b WHEN 1,
			 c WHEN 2,
			 d WHEN 3; -- here, 3 or OTHERS are equivalent,
END mux2; -- for all options are tested anyway

---- Solution 2: with WITH/SELECT/WHEN --------

LIBRARY ieee;

USE ieee.std_logic_1164.all;

----------------------------------------------

ENTITY mux IS

PORT ( a, b, c, d: IN STD_LOGIC;

sel: IN INTEGER RANGE 0 TO 3;

y: OUT STD_LOGIC);

END mux;

----------------------------------------------

ARCHITECTURE mux2 OF mux IS

BEGIN

WITH sel SELECT

y <= a WHEN 0,

b WHEN 1,

c WHEN 2,

d WHEN 3; -- here, 3 or OTHERS are equivalent,

END mux2; -- for all options are tested anyway

Contoh 9.3: Three-State Buffer

Gambar 3. Three-state buffer

Sumber: Circuit Design With VHDL- Volnei A. Pedroni – Page 73

Three-state buffer pada gambar 4 harus menyediakan output = input ketika pin “ena” (enable) dalam kondisi rendah (low), atau jika tidak (pin “ena” dalam kondisi lain, OTHERS), maka output akan sama dengan ‘‘Z’’ (impedansi tinggi).

Program 7:

LIBRARY ieee;
USE ieee.std_logic_1164.all;
----------------------------------------------
ENTITY tri_state IS
	PORT ( ena: IN STD_LOGIC;
		   input: IN STD_LOGIC_VECTOR (7 DOWNTO 0);
		   output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END tri_state;
----------------------------------------------
ARCHITECTURE tri_state OF tri_state IS
BEGIN
	output <= input WHEN (ena='0') ELSE
			  (OTHERS => 'Z');
END tri_state;

LIBRARY ieee;

USE ieee.std_logic_1164.all;

----------------------------------------------

ENTITY tri_state IS

PORT ( ena: IN STD_LOGIC;

input: IN STD_LOGIC_VECTOR (7 DOWNTO 0);

output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));

END tri_state;

----------------------------------------------

ARCHITECTURE tri_state OF tri_state IS

BEGIN

output <= input WHEN (ena='0') ELSE

(OTHERS => 'Z');

END tri_state;

Hasil simulasi dari rangkaian yang disintesis dengan kode di atas ditunjukkan pada gambar 5. Seperti yang diharapkan, output tetap dalam keadaan impedansi tinggi saat “ena” bernilai tinggi, menjadi salinan input ketika “ena” bernilai rendah.

Gambar 5. Hasil simulasi – Contoh 9.3Gambar 5. Hasil simulasi – Contoh 9.3

Contoh 9.4: EncoderContoh 9.4: Encoder

Gambar 4. Encoder

Sumber: Circuit Design With VHDL- Volnei A. Pedroni – Page 74

Diagram tingkat atas dari encoder “n x m” ditunjukkan pada gambar 6. Kita mengasumsikan bahwa “n” adalah pangkat dua, sehingga m = log2n. Hanya satu bit input yang diharapkan bernilai tinggi pada satu waktu, yang alamatnya harus di-enkode pada output. Dua solusi disajikan, satu menggunakan pernyataan WHEN/ELSE, dan yang kedua dengan pernyataan WITH/SELECT/WHEN.

Program 8.1: Solusi 1

---- Solution 1: with WHEN/ELSE -------------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
---------------------------------------------
ENTITY encoder IS
	PORT ( x: IN STD_LOGIC_VECTOR (7 DOWNTO 0);
		   y: OUT STD_LOGIC_VECTOR (2 DOWNTO 0));
END encoder;
---------------------------------------------
ARCHITECTURE encoder1 OF encoder IS
BEGIN
	y <= "000" WHEN x="00000001" ELSE
		 "001" WHEN x="00000010" ELSE
		 "010" WHEN x="00000100" ELSE
		 "011" WHEN x="00001000" ELSE
		 "100" WHEN x="00010000" ELSE
		 "101" WHEN x="00100000" ELSE
		 "110" WHEN x="01000000" ELSE
		 "111" WHEN x="10000000" ELSE
		 "ZZZ";
END encoder1;

---- Solution 1: with WHEN/ELSE -------------

LIBRARY ieee;

USE ieee.std_logic_1164.all;

---------------------------------------------

ENTITY encoder IS

PORT ( x: IN STD_LOGIC_VECTOR (7 DOWNTO 0);

y: OUT STD_LOGIC_VECTOR (2 DOWNTO 0));

END encoder;

---------------------------------------------

ARCHITECTURE encoder1 OF encoder IS

BEGIN

y <= "000" WHEN x="00000001" ELSE

"001" WHEN x="00000010" ELSE

"010" WHEN x="00000100" ELSE

"011" WHEN x="00001000" ELSE

"100" WHEN x="00010000" ELSE

"101" WHEN x="00100000" ELSE

"110" WHEN x="01000000" ELSE

"111" WHEN x="10000000" ELSE

"ZZZ";

END encoder1;

Program 8.2: Solusi 2

---- Solution 2: with WITH/SELECT/WHEN ------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
---------------------------------------------
ENTITY encoder IS
	PORT ( x: IN STD_LOGIC_VECTOR (7 DOWNTO 0);
		   y: OUT STD_LOGIC_VECTOR (2 DOWNTO 0));
END encoder;
---------------------------------------------
ARCHITECTURE encoder2 OF encoder IS
BEGIN
	WITH x SELECT
		y <= "000" WHEN "00000001",
			 "001" WHEN "00000010",
			 "010" WHEN "00000100",
			 "011" WHEN "00001000",
			 "100" WHEN "00010000",
			 "101" WHEN "00100000",
			 "110" WHEN "01000000",
			 "111" WHEN "10000000",
			 "ZZZ" WHEN OTHERS;
END encoder2;

---- Solution 2: with WITH/SELECT/WHEN ------

LIBRARY ieee;

USE ieee.std_logic_1164.all;

---------------------------------------------

ENTITY encoder IS

PORT ( x: IN STD_LOGIC_VECTOR (7 DOWNTO 0);

y: OUT STD_LOGIC_VECTOR (2 DOWNTO 0));

END encoder;

---------------------------------------------

ARCHITECTURE encoder2 OF encoder IS

BEGIN

WITH x SELECT

y <= "000" WHEN "00000001",

"001" WHEN "00000010",

"010" WHEN "00000100",

"011" WHEN "00001000",

"100" WHEN "00010000",

"101" WHEN "00100000",

"110" WHEN "01000000",

"111" WHEN "10000000",

"ZZZ" WHEN OTHERS;

END encoder2;

Perhatikan bahwa kode di atas memiliki daftar pengujian yang panjang (baris 12–20 dalam solusi 1, baris 13–21 dalam solusi 2). Situasinya menjadi lebih rumit ketika jumlah bit seleksi bertambah. Dalam kasus seperti itu, pernyataan GENERATE (Di bahas pada sub-bab 9.3 artikel ini) atau pernyataan LOOP (Dalam artikel berjudul VHDL #10: Kode Program Sequential dalam Pemrograman VHDL) dapat digunakan. Hasil simulasi (dari kedua solusi di atas) ditunjukkan pada gambar 7.

Gambar 7. Hasil simulasi – Contoh 9.4

Contoh 9.5: Arithmetic Logic Unit (ALU)

Sebuah ALU (Arithmetic Logic Unit) ditunjukkan pada gambar 8. Sesuai namanya, ini adalah rangkaian yang mampu mengeksekusi kedua jenis operasi, aritmatika dan logika. Cara kerjanya dijelaskan dalam tabel kebenaran pada gambar 8 juga. Output (aritmatika atau logika) dipilih oleh MSB dari selector “sel,” sedangkan operasi spesifik dipilih oleh 3-bit lainnya dari selector “sel.”

Gambar 8. Arithmatic Logic Unit (ALU)

Sumber: Circuit Design With VHDL- Volnei A. Pedroni – Page 74

Solusi yang disajikan pada program 9, selain hanya menggunakan kode konkuren, juga mengilustrasikan penggunaan tipe data yang sama untuk melakukan operasi aritmatika dan logika. Hal ini dimungkinkan karena adanya PACKAGE std_logic_unsigned dari LIBRARY IEEE. Dua sinyal, arith dan logic, digunakan untuk menyimpan hasil dari unit aritmatika dan logika, masing-masing, dengan nilai yang diberikan ke output yang dipilih oleh multiplexer.

Program 9:

----------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
----------------------------------------------
ENTITY ALU IS
 	PORT (a, b: IN STD_LOGIC_VECTOR (7 DOWNTO 0);
 	      sel: IN STD_LOGIC_VECTOR (3 DOWNTO 0);
 	      cin: IN STD_LOGIC;
 	      y: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END ALU;
----------------------------------------------
ARCHITECTURE dataflow OF ALU IS
	SIGNAL arith, logic: STD_LOGIC_VECTOR (7 DOWNTO 0);
BEGIN
----- Arithmetic unit: ------
	WITH sel(2 DOWNTO 0) SELECT
	   arith <= a WHEN "000",
		  a+1 WHEN "001",
 		  a-1 WHEN "010",
	            b WHEN "011",
	          b+1 WHEN "100",
		  b-1 WHEN "101",
		  a+b WHEN "110",
	      a+b+cin WHEN OTHERS;

----- Logic unit: -----------
	WITH sel(2 DOWNTO 0) SELECT
	   logic <= NOT a WHEN "000",
		    NOT b WHEN "001",
		  a AND b WHEN "010",
		   a OR b WHEN "011",
		 a NAND b WHEN "100",
		  a NOR b WHEN "101",
	          a XOR b WHEN "110",
	    NOT (a XOR b) WHEN OTHERS;

-------- Mux: ---------------
	WITH sel(3) SELECT
	   y <= arith WHEN '0',
		logic WHEN OTHERS;
END dataflow;

----------------------------------------------

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

----------------------------------------------

ENTITY ALU IS

PORT (a, b: IN STD_LOGIC_VECTOR (7 DOWNTO 0);

sel: IN STD_LOGIC_VECTOR (3 DOWNTO 0);

cin: IN STD_LOGIC;

y: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));

END ALU;

----------------------------------------------

ARCHITECTURE dataflow OF ALU IS

SIGNAL arith, logic: STD_LOGIC_VECTOR (7 DOWNTO 0);

BEGIN

----- Arithmetic unit: ------

WITH sel(2 DOWNTO 0) SELECT

arith <= a WHEN "000",

a+1 WHEN "001",

a-1 WHEN "010",

b WHEN "011",

b+1 WHEN "100",

b-1 WHEN "101",

a+b WHEN "110",

a+b+cin WHEN OTHERS;

----- Logic unit: -----------

WITH sel(2 DOWNTO 0) SELECT

logic <= NOT a WHEN "000",

NOT b WHEN "001",

a AND b WHEN "010",

a OR b WHEN "011",

a NAND b WHEN "100",

a NOR b WHEN "101",

a XOR b WHEN "110",

NOT (a XOR b) WHEN OTHERS;

-------- Mux: ---------------

WITH sel(3) SELECT

y <= arith WHEN '0',

logic WHEN OTHERS;

END dataflow;

Hasil simulasi solusi di atas ditunjukkan pada gambar 9.

Gambar 9. Hasil simulasi – Contoh 9.5

9.3 Membuat Kode Program Concurrent Menggunakan Pernyataan GENERATE

Pernyataan GENERATE adalah pernyataan concurrent lainnya (selain operator dan pernyataan WHEN). Pernyataan ini setara dengan pernyataan LOOP dalam kode program sequential dalam artian memungkinkan suatu bagian kode diulang beberapa kali, sehingga menciptakan beberapa contoh penugasan yang sama. Atau dengan kata lain pernyataan GENERATE digunakan untuk menghasilkan multiple instances dari suatu kode program concurrent.

Ada dua bentuk utama pernyataan GENERATE dalam hal ini, yaitu:

Pernyataan FOR-GENERATE
Pernyataan IF-GENERATE.

9.3.1 Pernyataan FOR-GENERATE

Pernyataan FOR-GENERATE digunakan untuk menghasilkan multiple instances dari suatu kode program concurrent untuk tipe data array atau vektor. Hal penting yang perlu diperhatikan bahwa pernyataan GENERATE dalam pernyataan FOR-GENERATE harus diberi label.

Syntax FOR-GENERATE:

label: FOR identifier IN range GENERATE
    (concurrent assignments)
END GENERATE;

label: FOR identifier IN range GENERATE

(concurrent assignments)

END GENERATE;

Program 10 merupakan contoh program dengan penyataan FOR-GENERATE di dalamnya.

Program 10:

ENTITY concurrent_for_generate IS
    GENERIC (
        WIDTH : INTEGER := 8
    );
    PORT (
        clk : IN STD_LOGIC;
        reset : IN STD_LOGIC;
        data_in : IN STD_LOGIC_VECTOR(WIDTH - 1 DOWNTO 0);
        data_out : OUT STD_LOGIC_VECTOR(WIDTH - 1 DOWNTO 0)
    );
END concurrent_for_generate;

ARCHITECTURE dataflow OF concurrent_for_generate IS
BEGIN
    gen_loop: FOR i IN 0 TO WIDTH - 1 GENERATE
        data_out(i) <= data_in(i) WHEN rising_edge(clk) ELSE '0';
    END GENERATE;
END dataflow;

ENTITY concurrent_for_generate IS

GENERIC (

WIDTH : INTEGER := 8

);

PORT (

clk : IN STD_LOGIC;

reset : IN STD_LOGIC;

data_in : IN STD_LOGIC_VECTOR(WIDTH - 1 DOWNTO 0);

data_out : OUT STD_LOGIC_VECTOR(WIDTH - 1 DOWNTO 0)

);

END concurrent_for_generate;

ARCHITECTURE dataflow OF concurrent_for_generate IS

BEGIN

gen_loop: FOR i IN 0 TO WIDTH - 1 GENERATE

data_out(i) <= data_in(i) WHEN rising_edge(clk) ELSE '0';

END GENERATE;

END dataflow;

9.3.2 Pernyataan IF-GENERATE

Pernyataan IF-GENERATE digunakan untuk menghasilkan kode program VHDL yang tergantung pada kondisi, yaitu jika (IF) kondisi bernilai benar, maka lakukan sesuatu.

Catatan penting yang perlu diketahui terkait Pernyataan IF-GENERATE:

Catatan ke-1: Penyataan IF pada dasarnya merupakan pernyataan sequential.
Catatan ke-2: Dalam penyataan IF-GENERATE, penggunaan kata kunci ELSE tidak diperbolehkan.
Catatan ke-3: IF-GENERATE dapat disarangkan (Nested) di dalam pernyataan FOR-GENERATE, demikian juga sebaliknya juga dapat dilakukan.
Catatan ke-4: Sama seperti halnya dalam pernyataan FOR-GENERATE, pernyataan GENERATE dalam IF-GENERATE juga harus diberi label.

Syntax IF-GENERATE:

label: IF condition GENERATE
    (concurrent assignments)
END GENERATE;

label: IF condition GENERATE

(concurrent assignments)

END GENERATE;

Syntax IF-GENERATE yang bersarang (Nested) di dalam pernyataan FOR-GENERATE

label1: FOR identifier IN range GENERATE
...
label2: IF condition GENERATE
     (concurrent assignments)
END GENERATE;
      ...
END GENERATE;

label1: FOR identifier IN range GENERATE

...

label2: IF condition GENERATE

(concurrent assignments)

END GENERATE;

...

END GENERATE;

Program 11 merupakan contoh program dengan penyataan IF-GENERATE di dalamnya.

Program 11:

ENTITY concurrent_if_generate IS
    GENERIC (
        USE_REGISTER : BOOLEAN := TRUE
    );
    PORT (
        a : IN STD_LOGIC;
        b : OUT STD_LOGIC
    );
END concurrent_if_generate;

ARCHITECTURE dataflow OF concurrent_if_generate IS
BEGIN
    gen_if: IF USE_REGISTER GENERATE
        PROCESS(clk)
        BEGIN
            IF RISING_EDGE(clk) THEN
                b <= a;
            END IF;
        END PROCESS;
    END GENERATE;
END dataflow;

ENTITY concurrent_if_generate IS

GENERIC (

USE_REGISTER : BOOLEAN := TRUE

);

PORT (

a : IN STD_LOGIC;

b : OUT STD_LOGIC

);

END concurrent_if_generate;

ARCHITECTURE dataflow OF concurrent_if_generate IS

BEGIN

gen_if: IF USE_REGISTER GENERATE

PROCESS(clk)

BEGIN

IF RISING_EDGE(clk) THEN

b <= a;

END IF;

END PROCESS;

END GENERATE;

END dataflow;

Program 12:

SIGNAL x: BIT_VECTOR (7 DOWNTO 0);
SIGNAL y: BIT_VECTOR (15 DOWNTO 0);
SIGNAL z: BIT_VECTOR (7 DOWNTO 0);
...
G1: FOR i IN x'RANGE GENERATE  -- nilai range statis
  z(i) <= x(i) AND y(i+8);
END GENERATE;

SIGNAL x: BIT_VECTOR (7 DOWNTO 0);

SIGNAL y: BIT_VECTOR (15 DOWNTO 0);

SIGNAL z: BIT_VECTOR (7 DOWNTO 0);

...

G1: FOR i IN x'RANGE GENERATE -- nilai range statis

z(i) <= x(i) AND y(i+8);

END GENERATE;

Catatan ke-5: Pernyataan GENERATE (dan hal yang sama berlaku untuk pernyataan LOOP) adalah bahwa kedua nilai batas suatu rentang (Batas atas dan batas bawah) harus statis (Nilainya tidak berubah-ubah atau dinamis).

Sebagai contoh, mari kita perhatikan Program 13 di bawah ini, di mana “choice” adalah parameter input (non-statis atau dinamis). Kode semacam ini umumnya tidak dapat disintesis.

Program 13:

NotOK: FOR i IN 0 TO choice GENERATE
   (concurrent assignments)
END GENERATE;

NotOK: FOR i IN 0 TO choice GENERATE

(concurrent assignments)

END GENERATE;

Catatan ke-6: Compiler program VHDL akan menghentikan proses kompilasi kode program VHDL yang di dalamnya mengandung keluaran (output) sinyal yang dikendalikan oleh lebih dari satu kontrol program (Pernyataan atau operator). Kode program seperti ini sering disebut dengan Multiple-driven. Kode program semacam ini tidak akan di sintesis. Misalnya pada contoh kode program14 di bawah ini, tampak bahwa sinyal “output” dikendalikan oleh nilai “i” yang tidak statis (Dinamis), yaitu nilai “i” yang dinamis berubah dalam rentang 0 hingga 7.

Program 14:

OK: FOR i IN 0 TO 7 GENERATE
       output(i)<='1' WHEN (a(i) AND b(i))='1' ELSE '0';
END GENERATE;

OK: FOR i IN 0 TO 7 GENERATE

output(i)<='1' WHEN (a(i) AND b(i))='1' ELSE '0';

END GENERATE;

Program 15 dan program 16 adalah contoh program VHDL lain yang mengandung multiple-driven sehingga compiler menghentikan proses kompilasinya.

Program 15:

NotOK: FOR i IN 0 TO 7 GENERATE
        sinyal<="11111111" WHEN (a(i) AND b(i))='1' ELSE "00000000";
END GENERATE;

NotOK: FOR i IN 0 TO 7 GENERATE

sinyal<="11111111" WHEN (a(i) AND b(i))='1' ELSE "00000000";

END GENERATE;

Program 16:

NotOK: For i IN 0 to 7 GENERATE
        sinyal <= accum + 1 WHEN x(i)='1';
END GENERATE;

NotOK: For i IN 0 to 7 GENERATE

sinyal <= accum + 1 WHEN x(i)='1';

END GENERATE;

9.4 Membuat Kode Program Concurrent Menggunakan Pernyataan BLOCK

Dalam pemrograman VHDL, pernyataan BLOCK digunakan untuk mengelompokkan pernyataan concurrent dalam satu blok, sehingga memudahkan pembacaan dan pengelolaan kode.

Ada dua jenis pernyataan BLOCK:

Simple BLOCK.
Guarded BLOCK.

9.4.1 Simple BLOCK

Pernyataan BLOCK, dalam bentuknya yang sederhana, merupakan cara untuk mempartisi kode program secara lokal. Pernyataan BLOCK memungkinkan sekumpulan pernyataan dikelompokkan menjadi sebuah BLOCK, dengan tujuan membuat keseluruhan kode lebih mudah dibaca dan dikelola. Hal ini akan berguna saat menangani kode program yang panjang. Sintaksnya ditunjukkan di bawah ini.

Syntax simple BLOCK:

label: BLOCK
   [declarative part]
BEGIN
   (concurrent statements)
END BLOCK label;

label: BLOCK

[declarative part]

BEGIN

(concurrent statements)

END BLOCK label;

Program 17 adalah contoh kode program VHDL yang mengandung pernyataan simple BLOCK.

Program 17:

ENTITY concurrent_block IS
    PORT (
        a : IN STD_LOGIC;
        b : IN STD_LOGIC;
        c : OUT STD_LOGIC;
        d : OUT STD_LOGIC
    );
END concurrent_block;

ARCHITECTURE dataflow OF concurrent_block IS
    SIGNAL internal_signal : STD_LOGIC;
BEGIN
    block_label: BLOCK
        SIGNAL internal_block_signal : STD_LOGIC;
    BEGIN
        internal_block_signal <= a AND b;
        internal_signal <= internal_block_signal;
        c <= internal_signal;
        d <= NOT internal_signal;
    END BLOCK;
END dataflow;

ENTITY concurrent_block IS

PORT (

a : IN STD_LOGIC;

b : IN STD_LOGIC;

c : OUT STD_LOGIC;

d : OUT STD_LOGIC

);

END concurrent_block;

ARCHITECTURE dataflow OF concurrent_block IS

SIGNAL internal_signal : STD_LOGIC;

BEGIN

block_label: BLOCK

SIGNAL internal_block_signal : STD_LOGIC;

BEGIN

internal_block_signal <= a AND b;

internal_signal <= internal_block_signal;

c <= internal_signal;

d <= NOT internal_signal;

END BLOCK;

END dataflow;

9.4.2 Guarded BLOCK

Guarded BLOCK adalah jenis BLOCK khusus yang mencakup ekspresi tambahan, yang disebut ekspresi guarded. Pernyataan guarded dalam guarded BLOCK hanya akan dieksekusi jika ekspresi guaded bernilai BENAR.

Syntax guarded BLOCK:

label: BLOCK (guard expression)
    [declarative part]
BEGIN
    (concurrent guarded and unguarded statements)
END BLOCK label;

label: BLOCK (guard expression)

[declarative part]

BEGIN

(concurrent guarded and unguarded statements)

END BLOCK label;

Catatan penting terkait guarded BLOCK:

Hanya pernyataan concurrent yang dapat ditulis dalam sebuah BLOCK, namun dengan guarded BLOCK, rangkaian sequential juga dapat dibangun. Namun, ini bukanlah pendekatan desain yang umum. Sehingga jarang digunakan. Contoh 9.7 dan Contoh 9.8 adalah contoh kode program VHDL yang mengandung pernyataan guarded BLOCK.

Contoh 9.7: Implementasi Latch dengan Guarded BLOCK

Program 18:

LIBRARY ieee;
USE ieee.std_logic_1164.all;
-------------------------------
ENTITY latch IS
	PORT (d, clk: IN STD_LOGIC;
		  q: OUT STD_LOGIC);
END latch;
-------------------------------
ARCHITECTURE latch OF latch IS

BEGIN
	b1: BLOCK (clk='1') -- Expresi Guard 
	BEGIN
		q <= GUARDED d;  -- Pernyataan guard
	END BLOCK b1;
END latch;

LIBRARY ieee;

USE ieee.std_logic_1164.all;

-------------------------------

ENTITY latch IS

PORT (d, clk: IN STD_LOGIC;

q: OUT STD_LOGIC);

END latch;

-------------------------------

ARCHITECTURE latch OF latch IS

BEGIN

b1: BLOCK (clk='1') -- Expresi Guard

BEGIN

q <= GUARDED d; -- Pernyataan guard

END BLOCK b1;

END latch;

Penjelasan Program 18:

Program 18 mengimplementasikan latch transparan. Di dalamnya, clk=’1′ (baris 12) adalah ekspresi guard, sementara q<=GUARDED d (baris 14) adalah pernyataan guarded. Oleh karena itu, q<=d hanya akan terjadi jika clk=’1′.

Contoh 9.8: Implementasi D-Flip-Flop dengan Guarded BLOCK

Program 19:

LIBRARY ieee;
USE ieee.std_logic_1164.all;
-------------------------------
ENTITY dff IS
	PORT ( d, clk, rst: IN STD_LOGIC;
		  q: OUT STD_LOGIC);
END dff;
-------------------------------
ARCHITECTURE dff OF dff IS

BEGIN
	b1: BLOCK (clk'EVENT AND clk='1') -- Expresi Guard
	BEGIN
		q <= GUARDED '0' WHEN rst='1' ELSE d; -- Pernyataan guard
	END BLOCK b1;
END dff;

LIBRARY ieee;

USE ieee.std_logic_1164.all;

-------------------------------

ENTITY dff IS

PORT ( d, clk, rst: IN STD_LOGIC;

q: OUT STD_LOGIC);

END dff;

-------------------------------

ARCHITECTURE dff OF dff IS

BEGIN

b1: BLOCK (clk'EVENT AND clk='1') -- Expresi Guard

BEGIN

q <= GUARDED '0' WHEN rst='1' ELSE d; -- Pernyataan guard

END BLOCK b1;

END dff;

Penjelasan Program 19:

Program 19 merupakan sebuah rancangan desain flip-flop tipe-D yang sensitif terhadap positive-edge, dengan reset sinkron. Interpretasi kodenya mirip dengan Program 18. Di dalamnya, clk’EVENT AND clk=’1′ (baris 11) adalah ekspresi guard, sementara q <= GUARDED ‘0’ WHEN rst=’1′ (baris 13) adalah pernyataan guarded. Oleh karena itu, q<=’0′ akan muncul ketika ekspresi guard bernilai true dan rst bernilai ‘1’.

Author

Taufiq Dwi Septian Suyadhi

Degrees from electronics and industrial engineering. Enthusiast on electronics, embedded systems, and robotics. Motivation: “Never ending learning and sharing valuable knowledge to the others”.